开云-数字芯片设计验证经验分享：将ASIC IP核移植到FPGA上——明了需求和详细规划以完成充满挑战的任务

[导读]本文从数字芯片设计项目手艺总监的角度动身，介绍了若何将芯片的产物界说与设计和验证计划进行连系，具体讲述了在FPGA上利用IP核来开辟ASIC原型项目时，必需当真斟酌的一些问题。文章从介绍利用预先定制功能即IP核的需要性最先，经由过程论述开辟ASIC原型设计时需要斟酌到的IP核相干身分，用八个主要主题具体分享了操纵ASIC所用IP来在FPGA上开辟原型验证系统设计时需要考量的身分。 本文从数字芯片设计项目手艺总监的角度动身，介绍了若何将芯片的产物界说与设计和验证计划进行连系，具体讲述了在FPGA上利用IP核来开辟ASIC原型项目时，必需当真斟酌的一些问题。文章从介绍利用预先定制功能即IP核的需要性最先，经由过程论述开辟ASIC原型设计时需要斟酌到的IP核相干身分，用八个主要主题具体分享了操纵ASIC所用IP来在FPGA上开辟原型验证系统设计时需要考量的身分。 本篇文章是SmartDV数字芯片设计经验分享系列文章的第一篇，作为全球领先的验证解决方案和设计IP供给商，SmartDV的产物研发和工程利用团队具有丰硕的设计和验证经验。在国产年夜容量FPGA新品不竭面市的今天，SmartDV和此中国全资子公司“智权半导体”愿意与国内FPGA芯片开辟商合作，配合为国内数字芯片设计公司开辟基在当地FPGA的验证与设计平台。 了然设计需求 半导体IP核供给商撑持复杂的ASIC项目，此中一些项目在时钟速度、片芯面积占用、功耗、靠得住性、功能平安和可重用性方面有极高的要求，所有这一切都带来了对半导体IP这类预先定制的电路部件的很高期望。一旦有人决议本身不去开辟某项功能，而是经由过程合作火伴取得该功能，城市将采办该组件的功能视为必定成果。假如所利用的IP核来自诸如SmartDV这类诺言杰出的供给商，该进程将顺遂进行。 因为统一IP核的终究利用范畴可能完全分歧，是以IP核供给商必需将所有可能的利用范畴斟酌在内，以免让客户掉望。例如像MIPI CSI-2领受器/发射器IP或USB接口如许的预定制功能，在用在一款已被发卖数百万次的消费性产物中时，它的要求就与该功能被用在数目有限的喷气战役机如许的“热门范畴”有所分歧。 对一名用户来讲，成功的产物界说多是片芯面积的缩小。而对另外一位用户来讲，它也可能意味着即便在卑劣的运行前提下，也能够实现最低的功耗或最高的靠得住性。在年夜大都环境下，还别的一个要害点需要斟酌。IP核不但应当只在ASIC上“实现功能”，并且还可用作基在FPGA的原型设计的一部门。尽人皆知，在开辟ASIC的进程中需要很是谨严，但遗憾的是，我们经常低估了FPGA也需要很是特殊的存眷，而且还其怪异的集成体例。 SmartDV的部门已获车规或航规认证的设计IP和VIP 坦白地来说，将ASIC IP核移植到FPGA中其实不是一件轻易的使命，但假如这个进程有条不紊，成功是可以实现的!本文周全讲述了将ASIC IP核移植到FPGA中时必需斟酌到的所有要点，并经由过程利用SmartDV的USB3.2 Gen2x1 Device IP实例来进一步申明这些要点。 对芯片设计工程师的要害价值 • 将一款IP核摆设到ASIC和FPGA两种架构中具有挑战性，但值得一试。 • 将ASIC IP移植到FPGA中时，需要斟酌的相干身分包罗在需求、机能、时钟、功能等方面的差别。 • 最好的芯片设计解决方案是用FPGA来作为原型东西，和它和颠末流片验证的IP核的连系，以包管准确无误地实现设计。 • 不管方针是ASIC仍是FPGA，快速且成功完成项目标一个要害身分是触及该项目标专家团队的经验程度，是以选择一个靠得住的IP合作火伴也是设计团队获得成功的又一要害! 利用预先定制功能即IP核的需要性 集成电路设计团队的终究方针是可以或许更快速地交付一款有用用的终究产物，以便在不错过更早进入市场的机遇，并确保在竞争敌手眼前成立本身的竞争优势。多年来，利用IP核一向是最年夜限度地缩短复杂电路的开辟时候，和削减验证电路组件所需工作量的一种通用方式。 利用预先定制的电路组件消弭了“从头缔造轮子”的需要，可是IP核需要可以或许在提高靠得住性和避免毛病这两个方面以外供给额外的优势，由于它们(凡是)已被其他工程师们摆设在其项目中。一段时候以来，业内已用了一个得当的术语“左移”来描写这一现象，即在产物生命周期的初期阶段就履行测试。从产物规格的建立到ASIC模块设计的流片，时候窗口在全部时候轴上都朝着项目最先的标的目的移动。 一样，在设计进程中利用FPGA早已被确立为一种尺度方式，以便可以或许在可供给ASIC之前就对数字电路进行测试。这个理念致使了利用一个现成可用的、可从头编程或可从头设置装备摆设的FPGA硬件组件来以及时速度运行设计，以在设计流程的初期阶段检测犯错误。 与终究的ASIC比拟，FPGA毫不是本钱低廉的解决方案，但它可为设计团队带来实其实在的价值，从而撑持设计团队去有用地发此刻电路建立进程中已发生的毛病，这些毛病没法经由过程仿真或其他基在软件的验证方式检测到。经由过程扩大，它还撑持在验证进程中发现和消弭缺点。 另外，在ASIC芯片最先供货之前，凡是但愿有一个可用的功能平台，以便可以或许在开辟硬件的同时，去实现和测试运行所需的软件和固件。是以，可以平安地假定IP核的利用和FPGA的利用都是颠末验证的电路实现和验证方式，其利用不会造成任何坚苦。但是，现实设计进程也常常是“细节决议成败”。 面向ASIC原型验证的IP核考量身分 现实上，供给一款IP并将其无缝地用在ASIC和FPGA是一项极具挑战性的使命。在本节中，我们将会商在斟酌原型设计使命时就最先呈现的最遍及的问题。 原型设计：各类考量身分的整体概述 主题1：一款原型和终究ASIC实现之间的要求有何分歧? 主题2：当利用FPGA进行原型设计时会当即想到哪些根基概念? 主题3：在将专为ASIC手艺而设计的IP核移植到FPGA架构上时凡是会碰到哪些坚苦? 主题4：为了撑持基在FPGA的原型，凡是需要对ASIC IP核进行哪些更改? 主题5：我们若何确保在FPGA上实现所需的机能? 主题6：在时钟方面必需加以考量的身分有哪些? 主题7：假如方针手艺是FPGA，而不是ASIC，那末需要若何测试IP核的功能? 主题8：设计团队还应当服膺甚么? 图1：在电路设计中嵌入IP核常常被曲解为与搭乐高 积木的道理不异，此中的事理就是简单地组装预先定制的构建模块——但是在现实工作中，这只说出了事实的一半(图片来历：iStock/Getty Images) 认为只需要将筹算实例化的IP模块和集成该模块的实例之间的物理接口进行匹配就行的这类理念就是不实际的。为了可以或许成功地集成预先定制的电路功能，需要斟酌更多的问题。 事实上，嵌入IP核远非易事!有各类各样的参数可能需要调剂：例如，必需确保时钟旌旗灯号与频率匹配，还必需特殊留意复位的散布纪律。输入和输出旌旗灯号必需与电路的其余部门同步;乃至可能需要利用带有延迟的时钟和数据旌旗灯号。IP核的集成也改变了全部系统的延迟，额外的功能也影响电路的时序行动，逻辑门操纵和诸如存储单位的利用等等。 事实是一款IP核必需为分歧的方针架构供给不异的功能——例如，来自分歧制造商的ASIC和FPGA产物，它们具有分歧的工艺节点和布局，这给功能实现的质量提出了非凡挑战;同时，也对IP供给商用在验证和物理确认电路功能的方式提出了非凡挑战。 主题1：一款原型和终究ASIC实现之间的要求有何分歧? 凡是，与基在FPGA的原型设计比拟，在ASIC设计的后期会提出各类分歧的要求。例如，除供给现实的电路功能以外，ASIC规范的首要存眷点可所以下降功耗，也多是占用最小的片芯面积，乃至是实现最高的时钟频率。另外，必需供给测试布局方案来撑持功能测试，重点是能辨认已流片的ASIC的物理缺点。 所有这些要求都与在原型设计时代若何在FPGA中利用IP几近无关，进一步的注释以下所述： • 片芯面积占用(利用逻辑门数目)在原型设计中饰演着次要的脚色。固然，我们但愿所利用的FPGA器件的复杂度越低越好，如许原型的性价比更高且可削减整体支出。但是，在很多环境下，从一最先就有一个“尽量年夜”的可重构的模块长短常明智的，如许就可以够笼盖可能致使面积占用量增添的电路转变，而不需要在原型设计进行时代将FPGA器件切换到更复杂的FPGA。切换极可能需要从头设计，或在利用预先定制的FPGA开辟板的环境下，从头采办一个基在FPGA的原型验证平台。 • 功耗对一个方针仅为实现单一功能的原型设计来讲底子不主要，可是开辟人员也期望摆设专为ASIC下降功耗开辟的方式，并将其包括在原型设计中则多是明智的做法。关在该话题的更具体的会商，可以在接下来的主题8的谜底下找到：我们还应当服膺甚么? • ASIC RTL可能包括测试布局，以实现数字部件的年夜范围量产测试，目标是找出出缺陷的单位。为了撑持相干的测试，需要实现测试布局。但是，这些类型的测试布局凡是不在FPGA中实现，由于底子不需要它们。FPGA组件已颠末了充实的测试。 本系列文章的方针是周全分享若何操纵ASIC IP来实现完善的FPGA验证原型的经验，本篇在讲述了若何领会ASIC IP与FPGA验证原型的区分并提早做响应计划以后，还将具体介绍与之相干的别的七年夜主题。下一篇将介绍利用FPGA进行原型设计时会当即想到哪些根基概念?在将专为ASIC手艺而设计的IP核移植到FPGA架构上时凡是会碰到哪些坚苦?和为了撑持基在FPGA的原型，凡是需要对ASIC IP核进行哪些更改?接待存眷SmartDV全资子公司“智权半导体”微信公家号继续浏览。 最后，SmartDV在相干介绍和阐发以后，还供给现实案例：用基在FPGA的方式来验证USB 3.2 Gen2x1 Device IP USB 3.2 Gen2x1 Device IP：实现、验证和物理验证 USB 3.2 Gen2x1 Device IP的实现挑战

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来历：SmartDV

作者：Philipp Jacobsohn，SmartDV首席利用工程师;Sunil Kumar，SmartDV FPGA设计总监

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