开云-数字芯片设计验证经验分享系列文章(第四部分)：将ASIC IP核移植到FPGA上——如何测试IP核的功能和考虑纯电路以外的其他因素

[导读]本系列文章从数字芯片设计项目手艺总监的角度动身，介绍了若何将芯片的产物界说与设计和验证计划进行连系，具体讲述了在FPGA上利用IP核来开辟ASIC原型项目时，必需当真斟酌的一些问题。文章从介绍利用预先定制功能即IP核的需要性最先，经由过程论述开辟ASIC原型设计时需要斟酌到的IP核相干身分，用八个主要主题具体分享了操纵ASIC IP来在FPGA上开辟原型验证系统设计时需要考量的身分。 本系列文章从数字芯片设计项目手艺总监的角度动身，介绍了若何将芯片的产物界说与设计和验证计划进行连系，具体讲述了在FPGA上利用IP核来开辟ASIC原型项目时，必需当真斟酌的一些问题。文章从介绍利用预先定制功能即IP核的需要性最先，经由过程论述开辟ASIC原型设计时需要斟酌到的IP核相干身分，用八个主要主题具体分享了操纵ASIC IP来在FPGA上开辟原型验证系统设计时需要考量的身分。 在上篇文章中，我们分享了第五到第六主题，介绍了我们若何确保在FPGA上实现所需的机能和在时钟方面必需加以考量的身分有哪些。本篇文章是SmartDV数字芯片设计经验分享系列文章的第四篇，将继续分享第7、第八主题，包罗假如方针手艺是FPGA，而不是ASIC，那末需要若何测试IP核的功能?设计团队还应当服膺甚么? 作为全球领先的验证解决方案和设计IP供给商，SmartDV的产物研发和工程利用团队具有丰硕的设计和验证经验。在国产年夜容量FPGA芯片和IP新品不竭面市，国内RISC-V CPU等IP供给商不竭成长强大的今天，SmartDV和此中国全资子公司“智权半导体”愿意与国内FPGA芯片开辟商、RISC-V IP和其他IP供给商、集成电路设计中间(ICC)合作，配合为国内数字芯片设计公司开辟基在当地FPGA的验证与设计平台等立异手艺与产物。 话题7：假如方针手艺是FPGA，而不是ASIC，那末需要若何测试IP核的功能? 复杂电路的验证凡是必需在FPGA长进行，其严酷水平同等在ASIC开辟的尺度。尽人皆知，在这方面是不答应有毛病发生，由于后果很严重。ASIC的每一个分岔(例如，因为在电路开辟时代发生的毛病，而在验证时代没有发现)不但会致使产物交付严重延迟，并且还会致使年夜量的额外本钱。固然，在利用FPGA时不会呈现如许的问题，由于在利用设计更改后，这些组件可以从头设置装备摆设而无需华侈太多精神——可是，在利用可编程的组件时，应当采纳最年夜的谨严立场。这是很好的工程精力! 终究，FPGA被用在消弭初期开辟阶段的设计毛病，从而确保在ASIC上实现的电路根基上是无毛病的。遗憾的是，恰是因为在可编程的组件上履行功能测试的简洁性和速度，常常令人们不肯意起首经由过程仿真验证RTL代码的更改，而是在现实操作中测试电路设计。这里疏忽的是，这类方式可能会疏忽在仿真中所利用的测试台可以发现的极端环境。在某些环境下，验证笼盖规模会削减——虽然FPGA答应在不异的时候规模内比仿真运行更多的验证周期。假如利用FPGA当真地进行功能测试，则这类验证方式可供给比仿真验证方式更多的可能性。 凡是环境下，ASIC和SoC设计包括很多复杂的行业尺度接口，用在与外部装备(USB、PCIe等)进行通讯或毗连尺度总线(AHB、AXI等)。在设计验证进程中，这些接口还被用在毗连测试情况(测试台)。这类毗连经由过程称为验证IP(VIP)的模块实现。验证IP是一种非凡的IP核，它将给定接口的总线功能模子(BFM)的功能与测试台中利用的测试用例框架功能相连系。验证IP是一个可反复利用的IP核，可用在建立需要的测试，以缩短SoC验证时候并增添笼盖率。固然验证IP凡是用在验证尺度总线和谈，但它也可用在系统机能阐发，而且愈来愈多地用在摹拟、仿真和虚拟原型设计。 图7：带有主接口、装备和集线器USB4的验证根基工作道理图，利用专用验证IP(VIP)可以显著增添验证笼盖规模。 验证凡是是电路建立进程中最耗时的部门。专用的验证IP可以显著地增添验证笼盖规模，可笼盖极端环境，并可显著地削减设置仿真系统所需的整体工作量(例如，建立摹拟刺激)。 测试凡是可以经由过程利用FPGA来及时进行。这意味着直接与ASIC比拟，FPGA可以不异或下降的时钟频率来运行设计。即便在利用FPGA时需要下降时钟频率，由于可编程性老是需要逻辑单位的冗余，是以需要较年夜的芯单方面积(这反过来致使更高的延迟);但与纯仿本相比，验证速度依然要高很多。这类加快型验证使得发此刻仿真中永久不会发现的毛病成为可能。 虽然利用FPGA进行ASIC原型设计具有诸多长处，但将最初专为ASIC方针项目而开辟的电路移植到FPGA上其实不是一件轻易的工作，这一点怎样说都不为过。 最主要的一点是，在FPGA中实现电路凡是需要对电路自己进行更改。在前面的主题部门中，我们已研究了可能需要实行的更改。每次电路的改变都意味着，稍后将被映照到ASIC上的电路是已验证的，但其实不是完全不异的，而是颠末点窜的版本。固然，有需要响应地调剂仿真设置，例如ASIC电路开辟的测试台。 关在测试布局，还一些工作需要斟酌。例如，扫描布局常常呈现在ASIC RTL代码中——要害字：DFT(面向测试的设计)——以便在交付前轻松辨认有故障的ASIC组件并响应地对其进行挑选。这类测试布局在FPGA中是不需要的，由于这些组件都是已过测试才交付给终究客户，是以不需要插入额外的测试布局。事实上，这些组件现实上是粉碎性的，由于实现将致使组件操纵率的增添，而且还需要更复杂的时钟散布。有需要消弭在FPGA逻辑综合中为测试引入的预防办法(例如，扫描-FF)，或将它们“埋没”在逻辑综合中。 “清洁”的设计实现利用“define”和“ifdef”指令按照期望的方针架构(ASIC或FPGA)来选择如许的测试布局，或使它们对逻辑综合“不成见”。经由过程利用这些指令，也能够实现用在存储器和时钟生成或分派的非凡FPGA库组件的集成，这使得IP核的用户可以或许简化电路以顺应所需的方针架构。其目标是加速电路的建立，从而提高出产率。固然，应当指出的是，终究的实现其实不是完全开云体育app不异的。但是，因为方针元件也不不异，是以对电路进行响应的调剂是不成避免的。 对原始设计进行更改是不成取的。原型设计的理念是将稍后在ASIC中实现的功能映照到一个可编程组件中，而不需要进行重年夜更改;即便有改动，最好也是同步不异的更改，以检测可能的毛病。可是，假如电路自己产生转变，则可能因为转变而引入误差。因为实现不完全不异，不克不及包管ASIC电路中没有更多的毛病，由于它没有事前颠末充实的测试。但是，假如在ASIC实现之前底子没有利用FPGA，则可以实现更高的验证笼盖率。究竟，要验证的电路只有部门区域是分歧的，而且与仿真性验证方式比拟，答应更多的测试周期。 另外一个需要斟酌的要点是发送和领受数据的物理通讯接口，诸如MIPI、USB、PCIe等接口IP经由过程差分接口授输串行或并行高速数据旌旗灯号。为了在发射器和领受器之间成立毗连，就需要一个PHY来传输差分数据流。这类PHY可以在ASIC上作为摹拟电路来实现，但是这在FPGA上是不成行的，或假如行的话，那末只能经由过程利用可供给的SerDes IO或高速收发器作为辅助。固然，这意味着FPGA实现与ASIC电路完全不不异。在绝年夜大都环境下，有需要经由过程毗连到FPGA的附加外部PHY组件来供给物理接口。假如电路在现实运行中进行测试，其物理接口将与终究的ASIC实现之间存在差别。 总之，可以说年夜大都验证东西都可以同时用在ASIC和FPGA方针(例如，仿真器、情势验证等)。但是，在某些方面存在显著差别，例如RTL代码中存在的测试布局或经由过程PHY接口将电路毗连到“外部世界”。原则上来讲，利用FPGA可在验证笼盖率方面供给显著的优势，可是移植专为ASIC开辟的电路部件老是需要相当多的额外工作。在这类环境下，利用验证IP可觉得简化复杂的功能测试、增添验证笼盖率和加快验证做出重年夜进献。 主题8：设计团队还应当服膺甚么? 我们已涵盖了良多范畴，可是当这些IP最初是为ASIC方针架构建立的时辰，在FPGA标的目的上移植电路时需要斟酌更多。 正如已具体注释的那样，可编程组件的利用合适在在现实操作中测试电路，从而确保它在很年夜水平上是无毛病的。在项目标初期阶段就有一个可用的功能电路具有很多价值：在其帮忙下，不但可以进步前辈行软件和固件的设计，并且还可以在ASIC仍处在流片进程中就利用基在FPGA的原型对它们进行测试。 假如要利用FPGA，则应当在RTL建立时代就采取“专为原型而设计”的方式。这其实不老是轻易实现的。例如，假如ASIC电路设计的要求是尽量将功耗连结到最低，那末除对时钟散布进行操作(例如，经由过程插入门控时钟布局)以外，还常常利用基在锁存器的设计方式。该设法是利用锁存器而不是时钟寄放器。时钟节制元件简化了电路实现，由于时钟也使“时候概念”可用。但是，寄放器逻辑的利用老是致使更高的功率需求，由于功耗与时钟元件的数目和当时钟频率成比例地增添。 与ASIC分歧，FPGA不是很合适基在锁存器的电路实现，由于——正如前面主题6中提到的：在时钟方面必需斟酌甚么?——只界说“最坏环境下”的时序信息。在FPGA时序阐发中凡是不计较最小时序和延迟。假如一种时钟方式不克不及经由过程寄放器逻辑检测，那末时候行动就不再是可猜测的，而且可能致使所谓的“竞争前提”和其他问题，这些都使得FPGA不成能靠得住地运行。最后，这意味着分歧的电路实现对各自的方针模块是很有需要的。这里的方针是实现不异的功能，虽然在实现路径上有所分歧。 前面提到的电路设计方式应当在产物开辟的初期阶段就应当斟酌到方针架构当中的相干身分，不但限在锁存器的实现。在FPGA中也有需要留意同步电路的实现，和避免利用FPGA中不成用的电路(例如，双边缘时钟FF)。方针架构还必需斟酌到可实现的时钟频率。要避免长组合路径，由于可能会呈现高时序背规。 在基在FPGA的原型中，验证不但仅指电路功能和实现所需的时候;凡是还需要包罗其他的测试，一样主要的参数在开辟勾当中越快实现越好。例如，除前面会商的软件和固件的开辟以外，还应当提到ASIC组件的节能设计。 对一个只实现纯电路功能的原型来讲，功率消耗现实上底子不起感化。但是，对ASIC的运行绝对有需要的下降功耗的方式，一样也能够在FPGA中利用，并将其包括在原型设计勾当中，所以这是值得等候的。固然不成能利用ASIC中可用的各类选项，但最少可以经由过程利用恰当的东西和剧本来摹拟它们的功能。这里的方式是最少估量经由过程分歧方式可以实现功耗下降(例如，时钟门控以下降寄放器切换率、封闭ASIC上的全部区域、在ASIC的一些部门利用分歧的电源电压等)。 上述方式在FPGA上是不成用的，除物理上可实现的时钟门控，这也会对FPGA的靠得住运行发生负面影响。经由过程读取通用格局(UPF =同一功率格局;CPF =通用功率格局)的响应剧本，和利用可摹拟撑持这些格局的FPGA逻辑综合东西，最少可以估算这些办法将若何影响ASIC的功耗。 在这类环境下，有一件事是明白的：电路功能越早可用，响应的测试就可以越早进行。是以，利用诸如IP核如许的预先建造的模块具有庞大的潜力，可以加快ASIC实现和验证的各个阶段。 本系列文章接下来将经由过程一个现实案例往返顾前面讲到的八项要害设计考量身分：利用基在FPGA的方式来验证USB 3.2 Gen2x1 Device IP，大师可以经由过程存眷“智权半导体”微信公家号浏览该案例阐发。 实现一个可工作的FPGA原型其实不是一件轻易的事。凡是，我们的设法是利用恰当的FPGA逻辑综合和结构布线东西，将已可用在ASIC手艺的IP核映照到足够年夜且快速的FPGA上就足够了，以实现一个具有相干功能性FPGA。这里的要求是所需的功能应当即刻可用，而且无需进行任何更改。IP核的制造商必需到达这一期望。究竟，IP核应当可以或许集成到现有设计中，且不会有任何重年夜的时候延迟。大师都假定IP核供给商已提早进行了所有需要的测试，乃至在将功能集成到现有电路中时候应当毫无坚苦。 但是，将IP核移植到FPGA架构中对IP供给商来讲是一个具有挑战性的方针——假如不支出相当年夜的尽力，这几近是不成能的。接下来我们将经由过程一个现实案例，即便用基在FPGA的方式来验证USB 3.2 Gen2x1 Device IP来讲明此中的坚苦和降服之道。 本系列文章的方针是周全分享经验，帮忙读者操纵ASIC IP来实现完善的FPGA验证原型。 关在作者：Philipp Jacobsohn Philipp Jacobsohn是SmartDV的首席利用工程师，他为北美、欧洲和日当地区的客户供给设计IP和验证IP方面的撑持。除使SmartDV的客户实现芯片设计成功这项工作，Philipp仍是一个狂热的手艺作家，乐在分享他在半导体行业堆集的丰硕常识。在2023年插手SmartDV团队之前，Philipp在J. Haugg、Synopsys、Synplicity、Epson Europe Electronics、Lattice Semiconductors、EBV Elektronik和SEI-Elbatex等担负过量个治理和现场利用职位。Philipp在瑞士工作。 关在作者：Sunil Kumar Sunil Kumar是SmartDV的FPGA设计总监。作为一位经验丰硕的超年夜范围集成电路(VLSI)设计专业人士，Sunil在基在FPGA的ASIC原型设计(包罗FPGA设计、逻辑综合、静态时序阐发和时序收敛)和高速电路板设计(包罗PCB结构和布线、旌旗灯号完全性阐发、电路板启动和测试)等方面具有丰硕的专业常识。在2022年插手SmartDV团队之前，Sunil在L T Technology Services Limited担负过项目司理和项目负责人职位。Sunil在印度工作。

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来历：智权半导体

作者：Philipp Jacobsohn，SmartDV首席利用工程师;Sunil Kumar，SmartDV FPGA设计总监

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